1、Verilog是一種硬件描述語言，它最基本的功能，就是把一份電路圖用代碼的形式表示出來，然后讓計(jì)算機(jī)理解一份代碼所對應(yīng)的電路。硬件描述語言有很多，現(xiàn)在主流的基本就是verilog，或者它的升級版systemverilog。
2、Verilog代碼和C、Java這種計(jì)算機(jī)編程語言有本質(zhì)的不同，verilog里基本所有寫出來的東西都會對應(yīng)實(shí)際的電路。聲明變量的時候如果指定是一個reg，那么這個變量就有寄存數(shù)值的功能，可以綜合出來一個實(shí)際的寄存器；如果指定是一段wire，那么他就只能傳遞數(shù)據(jù)，只是表示一條線。在verilog里寫一個判斷可能就對應(yīng)了一個mux，寫一個for可能就是把一段電路重復(fù)好幾遍（這在電路設(shè)計(jì)中是不太實(shí)用的，for語句也好像只在systemverilog中才支持）。
